一、精简的FPGA编程方法（论文文献综述）
刘畅,武延军,吴敬征,赵琛[1]（2021）在《RISC-V指令集架构研究综述》文中进行了进一步梳理指令集作为软硬件之间的接口规范,是信息技术生态的起始原点.RISC-V是计算机体系结构走向开放的必然产物,其出现为系统研究领域带来了新的思路,即系统软件问题的研究深度可以进一步向下延伸至指令集架构,从而拓展甚至颠覆软件领域的"全栈"概念.对近年来RISC-V指令集架构相关的研究成果进行了综述.首先介绍了RISC-V指令集的发展现状,指出开展RISC-V研究应重点关注的指令集范围.然后分析了RISC-V处理器设计要点和适用范围.同时,围绕RISC-V系统设计问题,从指令集、功能实现、性能提升、安全策略这4个方面,论述了RISC-V处理器基本的研究思路,并分析了近年来的研究成果.最后借助具体的研究案例,阐述了RISC-V在领域应用的价值,并展望了RISC-V架构后续研究的可能切入点和未来发展方向.
季永辉[2]（2021）在《基于RISC-V处理器的卷积加速SoC系统设计》文中提出随着物联网技术在城市、农业、工业和医疗等领域的广泛应用,物联网终端设备被大量生产并使用,然而传统终端设备所采集的数据,尤其是视频图像等在未经处理的情况下被直接传到云端,导致服务器无法处理剧增的数据,同时未经处理的数据存在严重的安全隐患,而长距离的数据传输也会导致数据延时。因此,如何提高终端设备的数据处理能力,在终端完成图像数据的特征提取或目标识别成为目前物联网领域急需解决的主要问题之一。本文从多任务处理以及数据运算角度出发,再结合终端设备对低功耗、低资源消耗以及高性能的需求,分为以下五个方面进行研究。（1）采用FPGA原型验证方式得到Ibex、CV32E40P以及CVA6处理器相关参数,从资源消耗、功耗以及性能进行判断,发现CV32E40P具有高性能、低功耗、资源消耗少的优点,满足物端设备实际需求;（2）将CV32E40P处理器嵌入进PULP项目中的CL多核架构,并编写测试程序对搭建的多核架构进行FPGA原型验证以及功能性仿真。结果表明,多核架构实现了单任务并行处理以及多任务并行处理的目标;（3）将部分Crossbar总线架构替换AXI总线中的全Crossbar总线架构,在不影响数据传输速率的前提下节约了17.86%的资源消耗;（4）针对卷积加速器计算单元中的乘法器进行结构优化,保证低资源消耗的同时,提升乘法器的计算效率,相比于传统移位相加乘法器,虽然资源消耗提高了9%,但是性能提高了39.375%;（5）根据模块化、并行化以及流水线设计思想,基于卷积层计算过程设计六级流水线的卷积加速器,避免数据传输过程中的阻塞问题,卷积加速器的计算速度达到了0.398GMAC/s,发挥了乘法器性能的49.8%,相比于同类设计取得了良好的性能表现。综上,本文通过研究RISC-V官方提供的PULP平台实现项目,提出了一种应用于物联网终端设备,具有卷积加速功能的物端SOC系统设计方案。CV32E40P处理器满足物端对低功耗、低资源消耗以及高性能处理器的需求,多核架构提高系统多任务处理能力,部分Crossbar总线架构避免总线上不必要的资源消耗,结构优化的乘法器为卷积加速器提供高效计算能力,流水线的模块设计充分发挥计算单元性能。
何杨阳[3]（2021）在《RISC-V及后编译技术研究与实现》文中认为随着摩尔定律的失效,通用处理器的发展逐渐逼近天花板,定制化处理器开始兴起。人工智能、大数据和通信技术的蓬勃发展,推动物联网领域迅速发展。面对日益增长的数据量,物联网设备不能再像向过去一样只做简单的数据收集工作,而把复杂的计算任务交给云上服务器。同时物联网设备复杂的应用场景对处理器提出了高能耗比、小面积、灵活定制的要求。因此,本文对可配置的定制化处理器及其后端编译移植技术进行了深入分析和研究。本文首先对比了目前主流的指令集架构x86、ARM和新兴的RISC-V指令集架构的优劣势,总结了国内外在RISC-V芯片领域和卷积神经网络设备端优化领域的相关工作和研究现状。接着,分析了目前主流的RISC-V开源处理器的优缺点,着重研究RISC-V官方开源的Rocket-Chip处理器生成器,深入研究其定制化特性。最后,结合目前热门的卷积神经网络,探索在设备侧提供加速人工智能推理速度的定制化处理器的设计与实现,并提供后端适配编译器的一体化解决方案。为此本文提出了一种以RISC-V模块化指令集为基础的附加在Rocket-Chip Generator上的可定制的卷积神经网络加速器的指令与硬件设计,并为基于该设计实现的卷积神经网络加速器进行了 LLVM编译器的后端适配。
马晓杰[4]（2021）在《基于RISC-V的超标量乱序处理器研究》文中进行了进一步梳理随着万物互联的智能时代到来,精简指令集（Reduced Instruction Set Computing,RISC）的优势愈发突显,而作为开源的精简指令集,RISC-V指令集更适合于当下生态开放的环境。为提高指令级并行度,现通用高性能处理器都采用了乱序超标量架构,由于指令乱序调度、分支预测等设计的复杂性,乱序超标量架构一直是处理器领域的研究热点。本文进行了基于RISC-V指令集的乱序超标量处理器研究,研究内容主要可分为以下几点:（1）对稳态下高吞吐率的乱序发射架构进行了研究,并针对传统发射架构高IPC（每周期指令数,Instructions Per Cycle）和低延迟存在矛盾的问题,设计了一种基于指令凋零的乱序发射架构。该发射架构在原有的指令发射队列的基础上添加了一个FIFO队列——沉降池,当指令的年龄大于一定阈值时,指令会由发射队列进入沉降池,在沉降池中的指令可以被无条件发射,该阈值可通过沉降池的状态进行动态调节。同时为进一步提高发射架构的性能,还对指令分配电路、指令请求电路以及指令唤醒电路进行了优化。经过测试,所设计的乱序发射架构相较于带有随机仲裁逻辑的发射架构,IPC可提高25%,且电路延迟只相差6%,稳态下吞吐率提高17%。而相较于带有传统年龄仲裁逻辑的发射架构,电路延迟可降低34%,而IPC只相差7%,稳态下吞吐率提高了24%。（2）对分支预测实例化过程中的性能退化问题进行了研究,发现性能退化会由序列别名冲突、无法获取先验知识、存储器分块化、统计偏差等问题造成。前三个问题可以通过去除先验知识、设计重分配策略、设置状态数合适的饱和计数器来消除,然而统计偏差无法从算法层面有效解决。针对该问题本文设计了面向RISC-V的分支预测辅助器,主要通过对主分支预测器进行统计偏差矫正以及对含有不稳定控制流的循环体进行单独预测的方法,尽可能减小统计偏差,从而进一步提升分支预测器的准确率。实验结果表明,Gshare分支预测器以及TAGE分支预测器配备了分支预测辅助器后分别有2.68%与2.12%的Core Mark性能提升。（3）基于经过优化的处理器核,构建了RISC-V乱序超标量处理器So C,可支持1～4个处理器核,内部基于Tile Link总线进行数据传输,并且挂载有SPI、UART、GPIO、调试模块等外设。同时针对该So C,基于SPI接口对蓝牙组件进行了开发,使So C可应用于低功耗无线传输领域。（4）基于FPGA验证平台进行了原型验证、系统演示和性能测试;基于65nm SMIC工艺库,使用Design Compiler完成了综合以及电路延迟的评估。结果表明该So C可进行引导Linux系统并执行相关应用程序,还可利用Open OCD以及GDB使用调试系统,性能最高可达4.8Core Mark/MHz,优于BOOMv2的3.77Core Mark/MHz。综上所述,本文研究了稳态下高吞吐率的乱序发射架构,以及分支预测实例化过程中的性能退化问题,并基于上述研究构建了RISC-V乱序超标量处理器So C,最终进行了FPGA的原型验证和系统演示,实验结果表明Core Mark性能优于BOOMv2。
赵坤[5]（2021）在《基于RISC-V架构的SoC设计与实现》文中认为RISC-V处理器架构具有完全免费开放、架构简单、自定制扩展指令集等特点,在So C（System on Chip）设计中得到了广泛应用。本文基于RISC-V处理器架构,设计了一款支持RV32IM指令子集的处理器内核,其中包括了47条基本整数指令和扩展的8条整数乘除法指令,该处理器内核采用了精简三级流水线技术去设计,并带有静态分支预测功能,主要核心模块有流水线模块、流水线控制模块、中断异常模块以及调试模块。基于该处理器内核,集成了一个So C平台,该So C的外设模块通过Wishbone总线进行互联,并采用哈佛结构的存储器结构,将指令存储器和程序存储器分开。基于集成的RISC-V So C平台上,开发了与之配套的软件开发工具包SDK（Software Development Kit,SDK）,它主要包含板级支持包（Board Support Package,BSP）和一些软件示例,并基于Platform IO搭建了Windows图形化集成开发环境IDE（Integrated Development Environment）,便于基于该So C平台进行嵌入式软件开发。为了仿真验证该RISC-V So C的系统功能,创建了一个测试平台Test Bench,分别对处理内核和各个外设模块进行功能仿真。然后将集成的So C基于FPGA实现一个完整So C FPGA原型平台,并进行了系统的板级验证。最后,在So C的FPGA原型平台上运行了相应的软件示例和Core Mark跑分程序,该So C的工作频率为50MHz,其Core Mark跑分为2.2,并可以运行Free RTOS操作系统。
刘先强[6]（2021）在《基于RISC-V的五级流水线处理器的设计与研究》文中研究说明从超低功耗微控制器到大数据高性能计算,再到人工智能的异构计算,CPU均扮演着核心角色。不同的应用场景对CPU性能的要求各不相同,目前基于x86处理器架构的指令集复杂,投入成本高以及研发难度大等原因,使得其在嵌入式领域逐渐不在具有优势。而基于ARM指令集架构的处理器,虽然占据嵌入式处理器很大市场份额,但是其并非国产微处理器核心,授权受制于国外公司,在国产替代的战略要求下亟需用国产微处理器进行替代。公开指令集的RISC-V微处理器正是由于其低功耗、低研发难度、自主研发等优势,已逐渐得到嵌入式微处理器开发的认可和重视。本文设计主要通过对RISC-V指令集架构、E203处理器以及HBird-E200-SoC的研究,提出了基于RISC-V架构的五级流水处理器内核设计。在完成处理器内核设计的基础上,以Freedom-E310 SoC为参考,对于UART、SPI、GPIO、和I2C等外设模块充分利用和修改已有的IP,完成基于RISC-V的五级流水线处理器的SoC搭建;最后搭建仿真测试平台,对设计的处理器内核以及外设模块进行仿真测试,并将构建的SoC用FPGA进行了原型验证。首先针对处理器核的流水线设计,采用了经典的5级流水线架构,为了提高流水线的利用率,解决流水线产生的数据冒险问题以及访存操作所产生的暂停而造成性能降低。在“取指”单元设计中,指令寄存器采用了指令耦合寄存器设计,保证了“快速”取指,同时采用分支预测设计,有效避免了条件跳转指令造成的流水线冲刷而带来的性能丢失;“执行”单元针对流水线存在的WAW和RAW两种数据相关性而设计了旁路电路模块;“访存”单元设计增加访存控制信号,判断是否需要暂停,从而提高硬件模块的利用率和吞吐率。仿真测试平台首先对处理器核进行了仿真测试,根据指令集架构中的各指令编写汇编测试程序,对处理器核进行功能测试;然后对SoC中各外设模块进行了仿真,根据不同外设的功能和时序特点编写不同的测试代码,完成对各外设模块的仿真和测试,以确保其功能的完整;最后基于Xilinx ARTY A7 FPGA开发板,将设计的SoC用Vivado工具进行原型验证。
单继超[7]（2021）在《基于FPGA的永磁同步电机滑模自适应控制研究》文中提出近年来,永磁同步电机以其效率高,性能稳定,强鲁棒性等优势受到关注,在电动滑板车、平衡车和工业机器人等领域使用越来越广泛,电机能够可靠平稳地运行离不开一个好的控制算法,因此对高性能的控制算法的研究在生产实践中十分重要。对于电机控制,可选的芯片种类丰富,DSP、MCU和FPGA等都在电机控制中有着很多的应用,FPGA以其运行速度高,开发成本低,可重复编程等优势在电机控制领域发展越来越迅速。本文着眼于永磁同步电机的速度控制算法和无位置传感器控制算法两个方面。首先速度控制算法方面,面对传统的速度控制器如PI控制器等存在过冲、参数调节复杂、对外界干扰敏感等问题,滑模控制算法以其抗干扰能力强、响应迅速等优势受到青睐,本文基于滑模控制算法,改进了一种自适应的滑模速度控制器,该控制器通过引入RBF神经网络,一定程度上减弱了滑模算法产生的抖振问题,并且在Simulink平台进行了仿真实验,实验结果证明本次设计的滑模速度控制器具有一定的先进性;之后,本文讨论了无位置传感器控制算法,为了解决电机控制系统中位置传感器导致的成本较高、无法在恶劣环境使用等问题,众多无位置传感器控制算法应运而生,本文重点探究了其中的滑模观测器法,通过引入RBF神经网络对传统滑模观测器进行改进,并在Simulink进行仿真实验,实验结果表明本次设计的滑模观测器在估算精度和观测效果方面有了一定的进步。最后,在FPGA平台上,对电机控制系统的主要功能模块进行了设计与实现。针对电机控制中的矢量控制策略,对坐标变换模块（Clark变换、Park变换）,SVPWM模块,PID控制模块和滑模控制模块采用Verilog HDL语言进行编程实现,并且进行了Modelsim仿真,仿真结果证明了本次系统设计的正确性和可行性。
杜俊岐[8]（2021）在《旋翼无人机航磁三分量数据采集及收录系统研制》文中进行了进一步梳理航空磁测技术经历了总场测量、总场梯度测量和现在的矢量（三分量）测量等三个阶段。相对于总场和总场梯度测量技术,三分量测量可解决磁测数据处理过程中垂向分辨率低的问题,在磁异常解释中可有效减少多解性,成为当前航空磁测技术研究的热点。无人机具有小型化、飞行灵活、运行成本低等特点,以其为平台,搭载三分量设备开展中小型测区高精度磁测,更容易反映局部测区的磁异常特征,具有重要的应用价值。本文在分析航磁三分量国内外研究现状的基础上,根据载体飞行环境的要求,设计一套适用于旋翼无人机的航磁三分量数据采集及收录系统。具体研究内容如下:（1）针对传感器、芯片不同的电压等级需求,设计高性能、高稳定性、低噪声的电源模块。针对三轴磁通门传感器在信号传递过程中的引入噪声,设计信号调理电路,单通道静态误差优于20n V/√Hz@10Hz。基于FPGA并行处理的优势,实现模数转换芯片驱动设计,完成时序约束及仿真。针对三分量数据与姿态同步问题,基于PPS秒脉冲完成硬件同步时序设计,系统同步误差优于400ns。（2）基于ARM平台高速执行串行算法的优势,通过小波阈值法实现数字滤波模块设计,通过FATFS控制结构实现SD卡收录模块设计。基于PC操作平台开发了LabVIEW上位机软件,用于噪声评估、误差标定、系统验证。基于IPAD操作平台设计了无线数据监控软件,用于无人机调控、起飞前的系统参数调配,飞行测区与测线规划及飞行方案选择。（3）开展了标定与校正实验、地面移动式测量实验以及野外飞行实验。采集系统非线性度误差优于5.5n T,静态噪声水平优于1n T。开展地面移动式磁测实验,成功探测到距测线3m的磁目标体。开展飞行实验,测得三分量数据合成总场与光泵磁力仪测量结果具有一致性。实验结果表明本文研制的旋翼无人机航磁三分量数据采集及收录系统具有稳定性及可靠性,满足实际勘探需求。
郑欣[9]（2021）在《基于图卷积网络的片上系统软硬件协同设计研究》文中认为随着嵌入式系统的规模越来越大,片上系统（SoC）的设计复杂度也越来越高。自20世纪80年代以来,软硬件协同设计已经发展成为一种新的SoC设计方法学,经过几代的发展,SoC设计逐步向全自动化流程方向发展。软硬件划分是软硬件协同设计中的关键步骤,它可以显着缩短SoC设计的时间,提高嵌入式系统的性能。但对于大规模系统来说,大多数相关研究提出的软硬件划分方案具有搜索时间长、划分结果质量不高等问题。在信息安全领域,数字签名SoC系统在保障用户数据安全方面起着重要的作用,数字签名系统软硬件划分的实现仍依赖于工程师的经验,且硬件设计完成后才开始软件设计,这将使得系统开发周期变长,设计效率低。现有的SoC软硬件协同设计没有形成完备统一的验证流程,使得验证过程繁琐,验证效率低。针对以上问题,本文首先研究了基于迁移学习和字典学习的任务分类问题,从图分类的角度作为切入点,再扩展到结点分类,最后到软硬件划分问题的研究,设计了两种不同的分类模型。其次,根据设计需求搭建SoC系统架构,并提出了一种基于图卷积网络的高效软硬件划分和调度方法—GCPS,在满足系统硬件约束的前提下,最大化资源利用率,寻找最优的软硬件划分方案,并进行系统的快速软硬件划分。在此基础上,基于任务静态优先级设计任务调度算法完成系统的调度并回馈给划分模型,进一步提高系统的效率和并行性。最终将GCPS模型应用于数字签名系统中,实现数字签名系统的SoC软硬件协同设计和验证。本文的创新点和主要研究工作包括以下几个方面:（1）针对传统机器学习方法在大规模系统中分类效率低的问题,本文首先研究了基于迁移学习的任务分类问题,并设计基于迁移学习和字典学习的DMTTL模型,通过迁移学习和并行执行的特性,提升了系统的分类性能和运行效率。另一方面,进一步对具有图结构数据的任务进行分类,设计了一种基于多视角字典学习的图模型,其分类效果优于大部分最新的图分类模型。通过引入多视角,GMADL模型扩展性强,可以将GMADL模型应用于结点分类问题,故本文对GMADL模型进行了改进,提出了 NMADL结点分类模型,并进行了验证与分析,研究该模型在软硬件划分问题上的可行性,同时为后续工作提供了必要的理论和实验支撑。（2）针对大规模系统设计复杂度高,软硬件划分速度慢等问题,本文基于图卷积网络（GCN）,设计了一种适用于大规模系统的快速软硬件划分方法——GCPS。GCN可以有效地处理图结构数据,并聚合邻居结点的特征来生成新的结点表示。该算法能够快速收敛,有效地实现结点分类。本文研究的划分问题可以描述为在硬件面积约束下最小化所有任务的执行时间的优化问题。可以利用GCN和梯度下降的方法来求解该优化问题,实现高效的系统软硬件划分,尤其针对于大规模系统而言,该方法与传统启发式算法相比效率更高。（3）为了进一步提高软硬件划分的性能和通过并行化减少系统的执行时间,在实现软硬件划分后对系统进行任务调度,设计任务调度算法。通过计算每个结点的静态优先级,设计基于静态优先级的表调度算法实现任务调度和量化软硬件划分的质量,进一步缩短执行时间。从而在满足系统约束条件下最小化任务调度时间和最大化硬件资源利用率,对系统任务图实现最优的调度。（4）为了进一步增强数字签名系统的安全性,本文针对ECDSA算法进行改进,在明文的预处理阶段设计防护手段,实现了高安全的数字签名片上系统的软硬件协同设计。在完成系统任务图的构建、系统软硬件划分和调度后,针对数字签名系统应用,本文采用了 SoC软硬件协同设计技术。首先,将GCPS模型应用于数字签名系统的软硬件划分过程。其次,实现系统的软件设计、硬件设计和接口设计,并通过软硬件协同设计方法进行软硬件综合,采用C/C++和Verilog编程语言实现ECDSA数字签名验签。（5）针对SoC软硬件协同验证效率低、流程不统一等问题,构建协同仿真验证平台,通过设计PLI/VPI共享接口实现测试向量和输入数据的共享,并且由高级语言模型随机产生测试向量,提高系统验证效率。研究完备统一的SoC软硬件协同验证流程,对系统设计的验证可以达到实时比特级验证,并实时反馈软硬件协同设计过程中存在的问题,一体化的验证平台提高了系统的验证效率。
王晨[10]（2021）在《基于FPGA的电力电子控制器设计与实现》文中提出现代电力电子装置在设备控制实时性、开关频率、集成度等方面均面临着更高的要求,传统串行电力电子控制器往往无法满足需求。随着现场可编程门阵列（Field Programmable Gate Array,FPGA）工艺的不断进步并逐步发展为可编程系统级芯片,其特有的硬件并行优势在数字系统的设计中逐渐表现出来。基于硬件电路实现不同层次的软件功能成为了电力电子控制器新的发展方向,与此同时电子设计自动化（Electronic Design Automation,EDA）技术也为这种硬件实现带来设计上的方便。因此,FPGA在电力电子领域中的应用是一种相当有前景的技术。本文针对FPGA电力电子控制器,研究基于FPGA的电力电子控制器设计原则、设计方法与设计实现,并在所搭建的硬件平台上进行验证。本文主要研究内容如下:（1）通过对国内外FPGA在电力电子控制器设计领域的研究与应用分析,阐述以FPGA为核心的电力电子控制器的特点;针对FPGA设计难点问题,提出了具有指导意义的包括三项基本设计原则与四项基本设计方法在内的FPGA全数字电力电子控制器设计理论。（2）基于提出的设计理论,对电力电子知识产权核（Intellectual Property Core,IP）库中的IP核给出了类型划分准则,考虑IP核通用性,搭建了基础逻辑级、计算功能级、控制环路级三级参数化电力电子通用IP核库。（3）设计了采样控制与数据读取为主从式执行关系的高速不间断采样控制状态机、动作时间可调的纳秒级硬件保护机制等FPGA在电力电子实际工程应用中经常承担的辅助控制任务逻辑,进而设计出通用辅助逻辑控制板卡,可直接应用于电力电子项目设计中承担辅助控制任务,从而大幅提升电力电子控制系统设计效率。（4）研究了有源电力滤波器（Active Power Filter,APF）控制策略,搭建了仿真模型及T型三电平FPGA电力电子控制器平台,以搭积木的方式结合所构建的电力电子通用IP核实现了APF控制策略,并给出了实验结果,验证了所提出的设计理论可行性;在同一应用场景给出了FPGA控制器与数字信号处理器（Digital Signal Porcessor,DSP）控制器具体性能量化指标对比,验证了FPGA控制器实现方案的优势。
二、精简的FPGA编程方法（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、精简的FPGA编程方法（论文提纲范文）
（1）RISC-V指令集架构研究综述（论文提纲范文）
| 1 前言 |
| 2 RISC-V指令集 |
| 2.1 RISC-V基础指令集 |
| 2.1.1 RV32I和RV64I指令集 |
| 2.1.2 RV32E指令集 |
| 2.1.3 RV128I指令集 |
| 2.1.4 RVWMO指令集 |
| 2.2 RISC-V扩展指令集 |
| 2.3 RISC-V指令集的状态 |
| 2.4 RISC-V权限模式 |
| 2.4.1 M模式 |
| 2.4.2 U模式 |
| 2.4.3 S模式 |
| 2.4.4 H模式 |
| 2.5 小结 |
| 3 RISC-V硬件平台 |
| 3.1 对RISC-V处理器的研究 |
| 3.2 对RISC-V模拟器的研究 |
| 4 RISC-V系统设计 |
| 4.1 RISC-V系统功能实现 |
| 4.1.1 单处理器系统 |
| 4.1.2 多处理器系统 |
| 4.1.3 处理器集群系统 |
| 4.1.4 测试与验证 |
| 4.2 RISC-V系统性能优化 |
| 4.2.1 处理器利用率提升 |
| 4.2.2 内存优化 |
| 4.2.3 通信延迟缓解 |
| 4.2.4 能耗优化 |
| 4.3 RISC-V系统安全策略设计 |
| 4.3.1 硬件微架构攻击的防御 |
| 4.3.2 程序劫持攻击的防御 |
| 4.3.3 其他内存攻击的防御 |
| 4.3.4 侧信道攻击的防御 |
| 4.3.5 安全策略总结 |
| 5 RISC-V应用场景分析 |
| 5.1 RAE:一种远程原子扩展 |
| 5.1.1 场景描述 |
| 5.1.2 场景分析 |
| 5.2 SALSA:一个用于序列比对的领域专用架构 |
| 5.2.1 场景描述 |
| 5.2.2 场景分析 |
| 5.3 MAC:3D栈内存聚合单元 |
| 5.3.1 场景描述 |
| 5.3.2 场景分析 |
| 5.4 Notary安全批准方案 |
| 5.4.1 场景描述 |
| 5.4.2 场景分析 |
| 6 未来发展方向 |
| 6.1 硬件的新发展 |
| 6.2 与新技术结合 |
| 7 结束语 |
（2）基于RISC-V处理器的卷积加速SoC系统设计（论文提纲范文）
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 研究背景与意义 |
| 1.2 国内外研究现状 |
| 1.2.1 RISC-V处理器研究现状 |
| 1.2.2 加速器研究现状 |
| 1.3 研究内容与章节安排 |
| 第2章 相关技术基础 |
| 2.1 指令集架构 |
| 2.1.1 x86 指令集架构 |
| 2.1.2 ARM指令集架构 |
| 2.1.3 RISC-V指令集架构 |
| 2.2 总线协议与架构 |
| 2.2.1 Core Connect总线 |
| 2.2.2 AMBA总线 |
| 2.2.3 Wishbone总线 |
| 2.3 本章小结 |
| 第3章 SoC系统软硬件设计与验证 |
| 3.1 SoC系统整体框架设计 |
| 3.2 系统总线架构优化 |
| 3.3 RISC-V处理器对比与调试 |
| 3.3.1 RISC-V处理器研究 |
| 3.3.2 Ibex、CV32E40P以及CVA6 处理器的资源消耗比较 |
| 3.3.3 Ibex、CV32E40P以及CVA6 处理器的功耗比较 |
| 3.3.4 Ibex、CV32E40P以及CVA6 处理器的性能比较 |
| 3.4 基于RISC-V处理器的多核系统搭建 |
| 3.5 多核系统配套测试程序编写与验证 |
| 3.5.1 多核单任务系统验证 |
| 3.5.2 多核多任务系统验证 |
| 3.5.3 FPGA原型验证 |
| 3.6 本章小结 |
| 第4章 卷积加速器的硬件实现 |
| 4.1 卷积加速器整体框架设计 |
| 4.1.1 卷积神经网络卷积层分析 |
| 4.1.2 卷积层模块化流水线设计 |
| 4.2 卷积计算单元设计 |
| 4.2.1 乘法单元性能比较 |
| 4.2.2 移位相加乘法器性能优化 |
| 4.3 仿真验证与性能分析 |
| 4.3.1 功能性仿真验证 |
| 4.3.2 性能分析 |
| 4.4 本章小结 |
| 总结与展望 |
| 参考文献 |
| 攻读学位期间发表论文与研究成果清单 |
| 致谢 |
（3）RISC-V及后编译技术研究与实现（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 1.1 研究背景及意义 |
| 1.2 国内外研究现状 |
| 1.2.1 RISC-V处理器研究现状 |
| 1.2.2 卷积神经网络加速研究现状 |
| 1.3 论文研究目标及内容 |
| 1.4 论文结构安排 |
| 第二章 RISC-V指令集架构的研究 |
| 2.1 RISC-V指令集架构分析 |
| 2.1.1 精简的设计哲学 |
| 2.1.2 灵活的设计思路 |
| 2.1.3 简化的硬件设计 |
| 2.1.4 总结与比较 |
| 2.2 本章小结 |
| 第三章 RISC-V处理器研究 |
| 3.1 Rocket-chip简介 |
| 3.2 Rocket研究 |
| 3.2.1 Rocket简介 |
| 3.2.2 RoCC解析 |
| 3.3 本章小结 |
| 第四章 卷积神经网络加速器研究与实现 |
| 4.1 卷积神经网络模型分析 |
| 4.1.1 卷积层分析 |
| 4.1.2 激活层分析 |
| 4.1.3 池化层分析 |
| 4.2 卷积神经网络加速方法分析 |
| 4.2.1 加法树 |
| 4.2.2 GEMM优化方法 |
| 4.3 加速器设计 |
| 4.3.1 自定义加速器分析 |
| 4.3.2 硬件设计 |
| 4.3.3 指令设计与软件工具链 |
| 4.4 本章小结 |
| 第五章 RISC-V的LLVM编译器后端移植研究 |
| 5.1 LLVM编译器研究 |
| 5.1.1 LLVM IR介绍 |
| 5.1.2 LLVM后端研究 |
| 5.2 LLVM的RISC-V卷积神经网络加速器后端移植研究与实现 |
| 5.2.1 RISC-V卷积神经网络加速器的LLVM后端实现 |
| 5.2.2 卷积神经网络加速库实现 |
| 5.3 本章小结 |
| 第六章 实验与分析 |
| 6.1 QEMU模拟运行 |
| 6.2 Rocket和Boom性能对比 |
| 6.3 FPGA实验对比 |
| 6.3.1 测试平台介绍 |
| 6.3.2 测试模型介绍 |
| 6.3.3 实验结果及分析 |
| 第七章 总结与展望 |
| 7.1 本文工作 |
| 7.2 创新点 |
| 7.3 下一步工作 |
| 参考文献 |
| 致谢 |
| 攻读学位期间取得的研究成果 |
（4）基于RISC-V的超标量乱序处理器研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 研究背景与意义 |
| 1.2 国内外发展现状 |
| 1.2.1 乱序超标量处理器 |
| 1.2.2 RISC-V发展现状 |
| 1.3 本文的研究内容与架构 |
| 第二章 乱序超标量处理器与RISC-V设计平台概述 |
| 2.1 乱序超标量处理器 |
| 2.1.1 “乱序”与“超标量” |
| 2.1.2 RISC-V指令集 |
| 2.1.3 Cache |
| 2.1.4 分支预测 |
| 2.1.5 调度与发射 |
| 2.1.6 相关性与重命名 |
| 2.2 RISC-V设计平台 |
| 2.2.1 Chisel与敏捷开发 |
| 2.2.2 FIRRTL与硬件编译框架 |
| 2.3 本章小结 |
| 第三章 稳态下高吞吐率乱序发射架构研究 |
| 3.1 基于指令凋零的乱序发射架构顶层设计 |
| 3.2 指令凋零电路 |
| 3.3 指令分配电路 |
| 3.4 基于类加法器的指令请求电路 |
| 3.5 自适应延迟唤醒电路 |
| 3.6 本章小结 |
| 第四章 指令分支预测中的性能退化研究 |
| 4.1 分支预测理论化分析 |
| 4.1.1 定义与符号 |
| 4.1.2 理想分支预测模型 |
| 4.1.3 实例化理想模型 |
| 4.2 面向RISC-V的分支预测辅助器 |
| 4.2.1 统计偏差矫正器 |
| 4.2.2 面向不稳定控制流循环体的分支指令辅助预测器 |
| 4.3 本章小结 |
| 第五章 RISC-V乱序超标量处理器SoC构建 |
| 5.1 基于RISC-V设计平台的的处理器SoC敏捷开发 |
| 5.2 处理器SoC架构 |
| 5.3 核心流水线 |
| 5.4 面向RISC-V处理器的蓝牙开发 |
| 5.4.1 蓝牙组件 |
| 5.4.2 蓝牙数据的发送与接收 |
| 5.4.3 蓝牙与处理器SoC通信 |
| 5.5 调试系统 |
| 5.5.1 总体架构 |
| 5.5.2 选择硬件线程 |
| 5.5.3 运行控制 |
| 5.5.4 单步调试 |
| 5.5.5 调试主机 |
| 5.6 本章小结 |
| 第六章 FPGA原型验证以及性能测试 |
| 6.1 基于FPGA验证平台的功能验证 |
| 6.1.1 FPGA功能验证平台介绍 |
| 6.1.2 面向FPGA的专用存储器优化 |
| 6.1.3 处理器SoC在 FPGA平台上的实现 |
| 6.1.4 基于FPGA原型验证的性能测试 |
| 6.2 ASIC测试结果 |
| 6.3 本章小结 |
| 第七章 主要结论与展望 |
| 7.1 主要结论 |
| 7.2 展望 |
| 致谢 |
| 参考文献 |
| 附录:作者在攻读硕士学位期间发表的论文 |
（5）基于RISC-V架构的SoC设计与实现（论文提纲范文）
| 摘要 |
| abstract |
| 1 绪论 |
| 1.1 课题背景及研究意义 |
| 1.2 国内外研究现状 |
| 1.3 本文主要内容与结构安排 |
| 1.4 本章小结 |
| 2 RISC-V架构处理器 |
| 2.1 指令集架构发展的概述 |
| 2.2 RISC-V指令集架构简介 |
| 2.2.1 RISC-V指令集架构的产生 |
| 2.2.2 RISC-V指令集架构的优势 |
| 2.2.3 RISC-V指令集架构的格式 |
| 2.3 RISC-V处理器相关技术介绍 |
| 2.3.1 流水线技术概述 |
| 2.3.2 中断和异常概述 |
| 2.3.3 调试机制概述 |
| 2.4 本章小结 |
| 3 RISC-V SoC的核心设计 |
| 3.1 RISC-V SoC整体结构 |
| 3.2 RISC-V SoC的流水线设计 |
| 3.2.1 取指模块设计 |
| 3.2.2 译码模块设计 |
| 3.2.3 执行模块设计 |
| 3.3 流水线控制模块设计 |
| 3.4 RISC-V SoC中断异常模块设计 |
| 3.5 调试模块设计 |
| 3.6 总线设计 |
| 3.7 本章小结 |
| 4 RISC-V SoC的嵌入式软件设计 |
| 4.1 RISC-V嵌入式开发特点 |
| 4.2 RISC-V软件工具链 |
| 4.2.1 高级语言编译过程简介 |
| 4.2.2 RISC-V软件工具链简介 |
| 4.3 RISC-V SoC软件开发包 |
| 4.3.1 系统链接脚本 |
| 4.3.2 系统启动引导程序 |
| 4.3.3 系统异常和中断处理程序 |
| 4.4 搭建Window图形化开发环境IDE |
| 4.4.1 PlatformIO IDE简介 |
| 4.4.2 软件开发包SDK的安装 |
| 4.4.3 创建和配置项目的编译环境 |
| 4.5 运行Hello_RISC-V项目 |
| 4.6 本章小结 |
| 5 RISC-V SoC的仿真与验证 |
| 5.1 riscv-tests简介 |
| 5.2 运行riscv-tests测试用例 |
| 5.3 片上存储器和UART控制器的仿真测试 |
| 5.4 GPIO控制器的仿真测试 |
| 5.5 RISC-V SoC的 FPGA平台验证 |
| 5.5.1 FPGA简介 |
| 5.5.2 FPGA原型验证 |
| 5.6 运行Core Mark跑分程序 |
| 5.7 本章小结 |
| 6 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 硕士期间获得的科研成果 |
| 参考文献 |
| 致谢 |
（6）基于RISC-V的五级流水线处理器的设计与研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第1章 绪论 |
| 1.1 课题背景 |
| 1.2 国内外研究现状 |
| 1.3 本文的主要内容与结构安排 |
| 第2章 RISC-V处理器相关研究 |
| 2.1 指令集架构概述 |
| 2.1.1 处理器设计技术的概述 |
| 2.1.2 CISC与RISC指令集 |
| 2.1.3 RISC-V指令集 |
| 2.2 RISC-V内核简介 |
| 2.2.1 流水线架构 |
| 2.2.2 分支预测 |
| 2.2.3 流水线中的冒险 |
| 2.3 总线协议概述 |
| 2.3.1 AXI与AHB总线协议 |
| 2.3.2 ICB总线协议 |
| 第3章 RISC-V处理器核5级流水线的研究与设计 |
| 3.1 总体设计思路 |
| 3.1.1 五级流水线的冒险处理 |
| 3.2 流水线设计 |
| 3.2.1 取指 |
| 3.2.2 译码 |
| 3.2.3 执行 |
| 3.2.4 写回 |
| 3.2.5 访存以及存储系统 |
| 3.3 异常处理机制 |
| 3.4 硬件实现 |
| 第4章 基于RISC-V的SoC设计与实现 |
| 4.1 五级流水线SoC设计概述 |
| 4.2 UART |
| 4.2.1 UART通信协议 |
| 4.2.2 UART模块的设计和实现 |
| 4.3 SPI |
| 4.3.1 SPI通信协议 |
| 4.3.2 SPI模块的设计和实现 |
| 4.4 I~2C |
| 4.4.1 I~2C总线协议 |
| 4.4.2 I~2C模块的设计和实现 |
| 4.5 GPIO |
| 第5章 基于RISC-V的SoC平台验证 |
| 5.1 仿真以及编译平台搭建 |
| 5.2 CPU仿真测试 |
| 5.3 UART的仿真与测试 |
| 5.4 GPIO仿真与测试 |
| 5.5 QSPI仿真与测试 |
| 5.6 I~2C仿真与测试 |
| 5.7 基于五级流水处理器SoC的FPGA原型验证 |
| 5.7.1 建立项目工程 |
| 5.7.2 搭建完整的FPGA原型平台 |
| 第6章 结论与展望 |
| 6.1 结论 |
| 6.2 展望 |
| 参考文献 |
| 致谢 |
| 学位论文评阅及答辩情况表 |
（7）基于FPGA的永磁同步电机滑模自适应控制研究（论文提纲范文）
| 摘要 |
| Abstract |
| 1 绪论 |
| 1.1 课题研究背景和意义 |
| 1.2 国内外发展现状 |
| 1.2.1 速度控制算法研究现状 |
| 1.2.2 无位置传感器控制算法研究现状 |
| 1.2.3 滑模算法的研究现状 |
| 1.2.4 FPGA发展现状 |
| 1.3 论文主要研究内容 |
| 2 理论依据 |
| 2.1 永磁同步电机及矢量控制原理 |
| 2.1.1 电机介绍及数学模型 |
| 2.1.2 电机控制策略 |
| 2.2 滑模算法原理 |
| 2.3 RBF神经网络自适应控制 |
| 2.4 本章小结 |
| 3 控制系统的设计与仿真 |
| 3.1 速度控制器设计 |
| 3.1.1 原理分析 |
| 3.1.2 仿真实验 |
| 3.2 滑模观测器设计 |
| 3.2.1 原理分析 |
| 3.2.2 仿真实验 |
| 3.3 本章小结 |
| 4 控制系统的FPGA设计与实现 |
| 4.1 坐标变换模块 |
| 4.1.1 Clark变换 |
| 4.1.2 CORDIC算法与Park变换 |
| 4.2 PID控制模块 |
| 4.3 滑模控制器模块 |
| 4.4 SVPWM模块 |
| 4.5 本章小结 |
| 结论 |
| 参考文献 |
| 致谢 |
（8）旋翼无人机航磁三分量数据采集及收录系统研制（论文提纲范文）
| 摘要 |
| abstract |
| 第1章 绪论 |
| 1.1 研究背景及意义 |
| 1.2 国内外发展现状 |
| 1.3 主要研究工作 |
| 第2章 航磁三分量数据采集及收录系统总体方案设计 |
| 2.1 航磁三分量测量理论分析 |
| 2.2 航磁三分量数据采集及收录系统架构 |
| 2.2.1 硬件方案设计 |
| 2.2.2 软件方案设计 |
| 2.2.3 测试方案设计 |
| 2.3 本章小结 |
| 第3章 系统硬件模块设计 |
| 3.1 电源模块设计 |
| 3.1.1 开关电源设计 |
| 3.1.2 线性电源设计 |
| 3.1.3 电路布局布线优化 |
| 3.2 信号调理电路设计 |
| 3.2.1 共模滤波模块设计 |
| 3.2.2 信号衰减与运算放大模块设计 |
| 3.2.3 单端转差分模块设计 |
| 3.3 模数转换电路设计 |
| 3.3.1 LTC2508 模块设计 |
| 3.3.2 外置基准源模块设计 |
| 3.4 FPGA主控电路设计 |
| 3.4.1 主控芯片选型 |
| 3.4.2 采集控制时序设计 |
| 3.4.3 秒脉冲同步设计 |
| 3.4.4 数据缓存设计 |
| 3.5 ARM主控电路设计 |
| 3.6 本章小结 |
| 第4章 系统软件设计 |
| 4.1 基于ARM的软件设计 |
| 4.1.1 数据预处理设计 |
| 4.1.2 滤波算法设计 |
| 4.1.3 功能模块设计 |
| 4.2 基于LabVIEW的数据采集控制软件设计 |
| 4.2.1 LabVIEW上位机方案设计 |
| 4.2.2 上位机参数配置 |
| 4.2.3 测控与数据收录设计 |
| 4.2.4 传感器误差校正设计 |
| 4.3 基于IOS操作平台的软件设计 |
| 4.3.1 旋翼无人机飞控系统调节与路线规划 |
| 4.3.2 基于IOS的无线测控软件设计 |
| 4.4 本章小结 |
| 第5章 系统性能测试与分析 |
| 5.1 数据采集系统总体性能评估 |
| 5.1.1 短路噪声测试 |
| 5.1.2 测量误差标定 |
| 5.1.3 同步误差评估 |
| 5.2 野外实验 |
| 5.2.1 地面实验 |
| 5.2.2 飞行实验 |
| 5.3 本章小结 |
| 第6章 结论 |
| 6.1 主要研究成果 |
| 6.2 工作展望 |
| 参考文献 |
| 作者简介及科研成果 |
| 致谢 |
（9）基于图卷积网络的片上系统软硬件协同设计研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 1.1 研究背景及意义 |
| 1.2 国内外相关研究现状 |
| 1.2.1 SoC软硬件协同设计 |
| 1.2.2 图卷积网络 |
| 1.2.3 数字签名密码算法 |
| 1.3 研究内容与技术路线 |
| 1.3.1 研究内容 |
| 1.3.2 技术路线 |
| 1.4 章节安排 |
| 1.5 研究创新点 |
| 第二章 SoC软硬件协同设计和图神经网络 |
| 2.1 片上系统的组成与设计方法学 |
| 2.1.1 SoC集成模型 |
| 2.1.2 SoC设计方法学 |
| 2.2 软硬件协同设计流程 |
| 2.3 软硬件划分技术研究 |
| 2.3.1 问题描述及优化目标 |
| 2.3.2 基于精确算法的软硬件划分技术 |
| 2.3.3 基于启发式算法的软硬件划分技术 |
| 2.4 图神经网络架构研究 |
| 2.4.1 图卷积网络模型 |
| 2.4.2 GraphSage网络模型 |
| 2.4.3 图注意力网络模型 |
| 2.4.4 图神经网络模型对比及分析 |
| 2.5 本章小结 |
| 第三章 基于迁移学习和字典学习的任务分类研究 |
| 3.1 迁移学习与字典学习 |
| 3.1.1 迁移学习 |
| 3.1.2 字典学习 |
| 3.2 基于多任务迁移学习的字典学习模型 |
| 3.2.1 DMTTL模型描述与设计 |
| 3.2.2 DMTTL模型优化 |
| 3.2.3 多线程并行优化学习低维表示 |
| 3.3 实验结果及分析 |
| 3.3.1 数据集与对比方法 |
| 3.3.2 评估指标与参数设定 |
| 3.3.3 实验结果分析 |
| 3.4 特征提取与分析字典 |
| 3.4.1 子图特征提取 |
| 3.4.2 多视角分析字典 |
| 3.5 多视角字典学习的分类模型 |
| 3.5.1 基于PCA和LDA的图数据预处理 |
| 3.5.2 基于分析字典的特征提取 |
| 3.5.3 多视角SVM图分类模型构建与优化 |
| 3.5.4 软硬件划分结点分类模型构建 |
| 3.6 实验结果及分析 |
| 3.6.1 数据集与对比方法 |
| 3.6.2 评估指标与参数设定 |
| 3.6.3 实验结果与分析 |
| 3.7 本章小结 |
| 第四章 基于图卷积网络的软硬件划分模型研究 |
| 4.1 基于TGFF构建系统任务图 |
| 4.1.1 系统任务图的存储与表示 |
| 4.1.2 具有物理意义的任务图属性设定 |
| 4.1.3 基于TGFF的系统任务图生成 |
| 4.2 GCN软硬件划分模型设计 |
| 4.2.1 数据预处理与输入层设计 |
| 4.2.2 图卷积层设计 |
| 4.2.3 输出层设计 |
| 4.3 LSSP任务调度算法设计 |
| 4.3.1 静态优先级计算 |
| 4.3.2 任务分配规则设计 |
| 4.4 GCPS软硬件划分、调度模型设计与优化 |
| 4.4.1 GCPS模型优化与改进策略 |
| 4.4.2 预训练及GCPS算法实现 |
| 4.4.3 GCPS算法应用 |
| 4.5 实验结果及分析 |
| 4.5.1 实验平台及设定 |
| 4.5.2 实验评估指标 |
| 4.5.3 实验结果与分析 |
| 4.6 本章小结 |
| 第五章 数字签名系统的软硬件协同设计研究 |
| 5.1 基于椭圆曲线的数字签名算法 |
| 5.1.1 ECC密码算法 |
| 5.1.2 ECDSA数字签名算法 |
| 5.2 ECDSA任务模型与系统框架构建分析 |
| 5.2.1 软硬件划分粒度选择 |
| 5.2.2 目标体系架构与任务模型设定 |
| 5.2.3 确定SoC系统架构 |
| 5.3 数字签名系统的软硬件划分 |
| 5.3.1 数字签名系统的任务图构建 |
| 5.3.2 ECDSA软硬件划分与调度 |
| 5.4 ECDSA SoC软硬件协同设计 |
| 5.4.1 ECDSA软件设计与优化 |
| 5.4.2 ECDSA核心硬件设计与优化 |
| 5.4.3 AHB-Lite总线接口设计 |
| 5.5 数字签名系统的软硬件协同验证 |
| 5.5.1 协同仿真验证流程设计 |
| 5.5.2 仿真工具与数字签名系统协同验证 |
| 5.6 实验结果及分析 |
| 5.6.1 实验平台及设定 |
| 5.6.2 实验评估指标 |
| 5.6.3 实验结果与分析 |
| 5.7 本章小结 |
| 结论与展望 |
| 参考文献 |
| 攻读学位期间取得与学位论文相关的成果 |
| 致谢 |
（10）基于FPGA的电力电子控制器设计与实现（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 1.1 课题研究背景与意义 |
| 1.2 FPGA电力电子控制器研究现状 |
| 1.3 本文的主要工作内容 |
| 第二章 FPGA全数字电力电子控制器设计理论 |
| 2.1 数字控制器基本类型及分类 |
| 2.1.1 顺序控制方式 |
| 2.1.2 并行控制方式 |
| 2.1.3 混合控制方式 |
| 2.2 FPGA全数字电力电子控制器设计理论依据 |
| 2.3 FPGA全数字电力电子控制器设计原则 |
| 2.3.1 参数化模块化设计原则 |
| 2.3.2 面积与速度综合考虑原则 |
| 2.3.3 顶层模块时序调度原则 |
| 2.4 FPGA全数字电力电子控制器设计方法 |
| 2.4.1 搭建三级电力电子参数化IP核库 |
| 2.4.2 合理安排资源开销与计算速度 |
| 2.4.3 设计使能位与运算完成标志位 |
| 2.4.4 顶层时序调度协调机制 |
| 2.5 小结 |
| 第三章 FPGA三级电力电子IP核设计 |
| 3.1 开发环境 |
| 3.2 基础逻辑级IP核设计 |
| 3.3 计算功能级IP核设计 |
| 3.4 控制环路级IP核设计 |
| 3.5 基于模型的IP核设计 |
| 3.6 小结 |
| 第四章 基于FPGA的采样控制与保护机制 |
| 4.1 基于FPGA实现的采样控制 |
| 4.1.1 AD采样芯片工作特性 |
| 4.1.2 AD采样控制状态机设计 |
| 4.1.3 采样数据管理 |
| 4.2 基于FPGA实现的保护机制 |
| 4.2.1 故障信号判断 |
| 4.2.2 脉冲封锁信号产生 |
| 4.2.3 脉冲封锁执行 |
| 4.2.4 设计结果 |
| 4.3 通用辅助逻辑控制卡设计 |
| 4.4 小结 |
| 第五章 FPGA控制器应用平台设计 |
| 5.1 应用平台搭建 |
| 5.2 APF基本原理 |
| 5.3 易于IP核直接实现的APF控制策略 |
| 5.4 控制策略仿真验证 |
| 5.5 全FPGA控制器控制策略实现 |
| 5.5.1 电力电子IP核的选择 |
| 5.5.2 顶层IP核触发时序设计 |
| 5.6 硬件综合结果 |
| 5.7 FPGA控制器应用结果 |
| 5.8 控制性能对比实验 |
| 5.8.1 控制结构对比 |
| 5.8.2 计算周期对比 |
| 5.8.3 对比实验结果 |
| 5.9 小结 |
| 第六章 结论与展望 |
| 6.1 主要结论 |
| 6.2 研究展望 |
| 参考文献 |
| 附录 APF控制系统顶层RTL视图 |
| 在学期间的研究成果 |
| 致谢 |
四、精简的FPGA编程方法（论文参考文献）
- [1]RISC-V指令集架构研究综述[J]. 刘畅,武延军,吴敬征,赵琛. 软件学报, 2021(12)
- [2]基于RISC-V处理器的卷积加速SoC系统设计[D]. 季永辉. 山东工商学院, 2021(12)
- [3]RISC-V及后编译技术研究与实现[D]. 何杨阳. 北京邮电大学, 2021(01)
- [4]基于RISC-V的超标量乱序处理器研究[D]. 马晓杰. 江南大学, 2021(01)
- [5]基于RISC-V架构的SoC设计与实现[D]. 赵坤. 海南大学, 2021(11)
- [6]基于RISC-V的五级流水线处理器的设计与研究[D]. 刘先强. 山东大学, 2021(12)
- [7]基于FPGA的永磁同步电机滑模自适应控制研究[D]. 单继超. 大连理工大学, 2021(01)
- [8]旋翼无人机航磁三分量数据采集及收录系统研制[D]. 杜俊岐. 吉林大学, 2021(01)
- [9]基于图卷积网络的片上系统软硬件协同设计研究[D]. 郑欣. 广东工业大学, 2021(08)
- [10]基于FPGA的电力电子控制器设计与实现[D]. 王晨. 北方工业大学, 2021(01)